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1) 本科或研究生學歷，電子、通信、計算機、自動化類相關專業(yè)；
2) 具備以下專業(yè)知識/技能：
a) Verilog、VHDL或SystemVerilog等一種及以上HDL語言；
b) 同步邏輯設計方法，掌握異步信號處理方法；
c) 時序約束、分析及設計；
d) 仿真驗證的基本思想及方法。
3) 學習能力強，良好的溝通能力和團隊協作精神，心態(tài)積極，性格開朗。

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